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Wire FPGA (beta)
描述 讨论6 留言21 改动说明
正在显示第 11 - 17 项，共 17 项条目
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更新于：2021 年 2 月 9 日 上午 11:06

Added Execute On options to FPGAs, allowing you to chose when they should execute
Added node colors
Added FPGA help
Added new gates - Execution Delta, Previous, Self, Owner


Fixed wiring bug with entities

Refactored some gate related code

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更新于：2021 年 2 月 8 日 上午 7:24

Fixed significant bug where you couldn't create or remove nodes after editing chip name

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更新于：2021 年 2 月 7 日 下午 1:45

Added colored connections
Added new "CPU" gate category, right now with bit conversion gates (4 bit, 8 bit and 16 bit)

Modified edit (constant and input/output) behaviour to be much more user friendly
Massively improved performance monitoring, and fixed various bugs related to performance monitoring

Fixed problem where chips would only run through their node queue 50 times, causing partial executions with big chips
Fixed bug where you couldn't create new file via file browser

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更新于：2021 年 2 月 6 日 上午 6:45

Updated logo

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更新于：2021 年 2 月 5 日 下午 2:14

Added example file (_helloworld_.txt)
Updated clientside node validation such that nodes can't be connected to themselves
Changed default execution interval from 0.015s to 0.1s

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更新于：2021 年 2 月 5 日 上午 5:55

Removed unnecessary tool_loader.lua

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更新于：2021 年 2 月 5 日 上午 5:07

Initial addon creation.

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